VHDL，时钟进程可以引入锁存器吗？

Question

例如，在非时钟过程中，必须在每种情况下设置所有信号以防止实现锁存。
但这也是计时过程中的问题吗？我一直认为情况并非如此，但我的一个 friend 告诉我，我必须在所有情况下设置所有信号，以防止合成即使在这里也引入锁存器。

Answer 1

正确实现的时钟进程将创建寄存器，而非时钟进程将创建锁存器。

寄存器不同于锁存器，尤其是我们预测它们时序的能力；以及在 FPGA 中得到更好的支持，所以这通常是一件好事。

“正确实现”意味着只有时钟和(可能)重置)在敏感列表中。