system-verilog - 接口(interface)的类继承特性

Question

SystemVerilog 的一大特点是继承，AFAIK 仅限于类。

我想知道是否有一种方法可以模拟接口(interface)的继承和重载。

例如，假设接口(interface) 2 具有接口(interface) 1 中定义的所有信号加上 sig1001 和 modport2。在不重写所有内容的情况下定义 interface2 的最佳方法是什么？

interface interface1;
   logic sig1;
   ...
   logic sig1000;

   modport modport1(....);
   task task1;
   ...
   endtask
endinterface

interface interface2;
   logic sig1;                    //similar to interface1
   ...
   logic sig1000;                 //similar to interface1
   logic sig1001;

   modport modport1(....);        //similar to interface1
   modport modport2(....);

   task task1;                   //similar to interface1
   ...
   endtask
endinterface

我需要它是可合成的。我的目标不是随着代码的发展而维护多个接口(interface)我正在考虑定义一个参数并使用 if/generate。欢迎任何想法。

Answer 1

无法通过使用继承或分层封装从其他 interface 组合 SystemVerilog interface。实现类似功能的唯一方法是将 interface 的各个部分放在单独的文件中，并根据需要`include。

如果您需要为测试平台执行此操作，那么您最好改用类。