system-verilog - System Verilog 时钟模块

Question

我正在尝试使用时钟 block 的演示代码执行简单测试，但遇到了错误。

代码可以在“EDA playground”找到http://www.edaplayground.com/x/3Ga

错误说:** 错误:testbench.sv(38):必须指定默认时钟 block 才能使用##n 计时语句。** 错误:testbench.sv(40):必须指定默认时钟 block 才能使用##n 计时语句。

我认为时钟 block 已经在代码中指定了。

有什么帮助吗？

Answer 1

如错误消息所述，您必须将时钟 block 定义为默认值:

default clocking cb_counter @(posedge Clock);

完整代码在这里:http://www.edaplayground.com/x/37_

SV 2012 标准规定##n 运算符只有在为模块/程序/接口(interface)定义了默认时钟 block 时才能使用，否则它无法知道什么时钟事件用于延迟。