verilog - 如何在 Xilinx 中从 verilog 源代码生成原理图文件

Question

我在做什么
我开始使用 Xilinx ISE 设计套件，并在 verilog 中编写了简单的算术逻辑单元。使用 Verilog Unit Under Tests 为 ISim 创建输入和输出信号，我验证了代码可以按照我的意愿工作。
我想从verilog源生成原理图文件。
在工具菜单下，有一个示意图查看器

，但我想不通，为什么:

它只列出第一个源文件

以及如何将生成的文件保存在项目

中

问题:
如何从 Xilinx 中的 verilog 源生成原理图文件？

Answer 1

1)您可以双击一个组件以更深入。在较新版本的 ISE 中，它会就地扩展 block ，而不是将 View 切换到单击的模块。

2)显然，没有保存选项。原理图是从 HDL 代码生成的，所以无论如何保存它没有多大意义。