concatenation - (VHDL) 如何在一个时钟内部分分配求和结果

Question

我正在尝试在 VHDL 上实现它:

a<=(b+c)/16;

这个我试过了，但是synthesis不接受。

signal b,c   : std_logic_vector(7 downto 0);
signal a     : std_logic_vector(8 downto 0);
signal dummy : std_logic_vector(3 downto 0);

(a & dummy) <= ("00000" & b) + ("00000" & 'c');

然后我要使用 a 但它失败了。 (运算符 & 不能与模式 OUT 的形式关联。)

有什么建议吗？谢谢，杰姆

Answer 1

使用 ieee.numeric_std 并将 a、b、c、dummy 声明为 unsigned 而不是 std_logic_vector。或者 signed 如果这是您的应用程序所要求的。