verilog - 在verilog中判断总线是否包含单个x的最佳方法是什么？

Question

我有一个监控总线的测试台。总线内的一些信号可以是 1'bx。出于各种原因，我需要知道总线内的任何信号是否为 1'bx。如果总线包含任何 x，最好的测试方法是什么(不是用于综合——仅用于模拟目的)？我曾希望我可以使用减少或然后使用 ===，但这似乎不起作用。谢谢，

D

Answer 1

(^bus === 1'bX)
按位异或总线然后检查结果是否为 X。如果任何位为 X 或 Z，则结果将为 X。

要知道总线中的哪个位有错误:

always @* begin
  for(integer i=0; i<$size(bus); i++) begin
     if(bus[i]===1'bX) $display("bus[%0d] is X",bus[i]);
     if(bus[i]===1'bZ) $display("bus[%0d] is Z",bus[i]);
  end
end