embedded - <= 和 := in VHDL 之间有什么区别

Question

目前，我正在使用 VHDL 学习一些 FPGA 设计技术，我的问题是我们是否可以在 VHDL 中交替使用 := 和 <= ，尽管我已经看到 := 在常量声明中的使用和 <= 在赋值中的使用？提前致谢!

Answer 1

规则比这稍微复杂一点，但基本上:您使用 <=做信号分配，在下一个delta周期生效。您使用 :=进行变量赋值，这会立即发生。所以如果你有信号，你总是使用 <= .如果你有一个变量，你总是使用 := .

在某些情况下，您通常会遇到这种情况，例如初始化，其中 :=甚至用于信号。

所以:

signal some_signal : std_logic := '0'; -- 0 initial value
...
variable some_variable : std_logic := '0'; -- 0 initial value
...
some_signal <= '1'; -- will assign 1 at the next time step (delta cycle)
...
some_variable := '1'; -- assigns 1 immediately