verilog - 我们可以有一系列自定义模块吗？

Question

我们可以为自定义模块提供一组实例吗？

例如:我们可以有 input [15:0] a; - 这会创建一个总线。我们可以对自定义模块做同样的事情吗，即 DFF [15:0] d; ，哪里 DFF 是自定义模块？
这里我打算创建 16 个 DFF 模块的实例。

Answer 1

在 Verilog-1995 (IEEE 1364-1995) 中添加了 Verilog 实例数组。它们可以与门、用户定义的原语和模块一起使用。在 Verilog-2001 中添加了更强大但也更复杂的生成。

这是模块实例的示例数组:

DFF d[15:0] (clk, DFF_i, DFF_o);

对于每个端口连接，如果大小与形式参数的大小匹配，则它连接到每个实例。否则，每个实例都连接到表达式的部分选择(或位选择)。