vhdl - Altera Quartus 错误 (12007) : Top-level design entity "alt_ex_1" is undefined

Question

我已经查看了所有以前的问题，似乎没有人有问题
和我一样简单。另外我在网上搜索并找不到解决方案。
我是 VHDL 新手，正在尝试编译提供的简单示例
由 Altera 提供，如下所示:

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFunction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

我按照 Altera tutorial 中的项目创建步骤进行操作。 ,
但是当我尝试编译项目时，我得到了错误:

Error (12007): Top-level design entity "alt_ex_1" is undefined

Answer 1

我的问题是关于verilog 代码编译器。但是当我搜索问题时，我总是看到这个问题。所以我决定也添加我的解决方案来指导其他人。我花了很多时间才找到解决方案。这是我为解决问题所做的。只需按照以下步骤操作(Quartus II 14.0.0)； Assignments -> Settings -> Top-Level Entity -> Select your module