vhdl - 我们可以从端口映射语句写入两个信号吗？

Question

这可能更像是一个假设的 VHDL 问题，而不是现实生活/案例研究问题。

假设我有一个组件声明如下...

component my_comp is
    port (
    A : in std_logic;

    --...other input/outputs

    B : out std_logic_vector(9 downto 0)
);
end component my_comp;

在包含 my_comp 的同一个实体中，我有信号

signal my_comp_full_scale_output : std_logic_vector(9 downto 0);
signal my_comp_8_scale_output    : std_logic_vector(7 downto 0);

有没有一种方法可以在组件实例化的 port map 语句中为这两个信号分配 B 的值？可能是这样的……

my_comp_isnt : my_comp
    port map (
    A => some_signal,

    -- other signal assignments

    B => my_comp_full_scale_output,
    B(9 downto 2) => my_comp_8_scale_output
);

我再次强调，这完全是在玩 VHDL 的逻辑，我没有在任何设计中使用它!!!我知道这可以通过在组件实例化之外将 my_comp_full_scale_output 分配给 my_comp_8_scale_output 来轻松完成，如下所示，这只是为了代码而编写代码。

my_comp_isnt : my_comp
    port map (
    A => some_signal,

    -- other signal assignments

    B => my_comp_full_scale_output
);

my_comp_8_scale_output <= my_comp_full_scale_output(9 downto 2);

Answer 1

没有。

1076-2008 - IEEE Standard VHDL Language Reference Manual状态:

Each association element in an association list associates oneactual designator with the corresponding interface element in theinterface list of a subprogram declaration, component declaration,entity declaration, block statement, or package.

所以你只能映射一次。