verilog - verilog 中的除法

Question

我正在自学verilog。我正在阅读的这本书在介绍章节中指出，要执行除法，我们使用“/”运算符或“%”运算符。后面几章都说除法对于verilog来说太复杂了，不能综合，所以要进行除法就引入了很长的算法。

所以我很困惑，verilog 不能处理简单的除法吗？/运算符没用吗？

Answer 1

这完全取决于您正在编写什么类型的代码。

如果您正在编写打算综合的代码，打算进入 FPGA 或 ASIC，那么您可能不想使用除法或模运算符。当您将任何算术运算符放入 RTL 时，合成器会实例化一个电路来完成这项工作； +的加法器& - ; * 的乘数.当你写 /您要的是分频器电路，但分频器电路是一件非常复杂的事情。它通常需要多个时钟周期，并且可能使用查找表。当你写 a / b 时，它需要很多综合工具来推断你想要的东西。 .

(显然除以 2 的幂很简单，但通常您会使用移位运算符)

如果您正在编写不想被综合的代码，例如，这是测试台的一部分，那么您可以随意使用除法。

所以要回答你的问题，/运算符并非无用，但您必须清楚在何处以及为何使用它。 *也是如此，但程度较轻。乘法器非常昂贵，但大多数合成器都能够推断出它们。