作者热门文章
- html - 出于某种原因,IE8 对我的 Sass 文件中继承的 html5 CSS 不友好?
- JMeter 在响应断言中使用 span 标签的问题
- html - 在 :hover and :active? 上具有不同效果的 CSS 动画
- html - 相对于居中的 html 内容固定的 CSS 重复背景?
我想将向量初始化为常量。我写了以下代码:
val routing_p0 = Wire(Vec(1.U(6.W), 6.U(6.W), 11.U(6.W), 30.U(6.W), 21.U(6.W), 58.U(6.W), 59.U(6.W), 20.U(6.W), 41.U(6.W), 37.U(6.W), 52.U(6.W), 15.U(6.W), 54.U(6.W), 23.U(6.W), 39.U(6.W), 9.U(6.W), 18.U(6.W), 31.U(6.W), 10.U(6.W), 38.U(6.W), 40.U(6.W), 22.U(6.W), 29.U(6.W), 56.U(6.W), 44.U(6.W), 50.U(6.W), 45.U(6.W), 55.U(6.W), 14.U(6.W), 32.U(6.W), 17.U(6.W), 4.U(6.W), 35.U(6.W), 47.U(6.W), 61.U(6.W), 42.U(6.W), 19.U(6.W), 8.U(6.W), 12.U(6.W), 5.U(6.W), 16.U(6.W), 51.U(6.W), 43.U(6.W), 60.U(6.W), 57.U(6.W), 28.U(6.W), 48.U(6.W), 34.U(6.W), 24.U(6.W), 53.U(6.W), 36.U(6.W), 3.U(6.W), 26.U(6.W), 62.U(6.W), 46.U(6.W), 49.U(6.W), 27.U(6.W), 2.U(6.W), 63.U(6.W), 25.U(6.W), 33.U(6.W), 13.U(6.W), 7.U(6.W), 0.U(6.W)))
routing_p0 是一个类型为 vec(64, UInt(6.W)) 的常量。
我在编译代码时出错。
我应该怎么做才能解决这个问题?
最佳答案
你应该使用 VecInit()没有电线。请注意,routing_p0
是 Vec(64, UInt(6.W))
的类型(大写“V”):
val routing_p0 = VecInit(1.U(6.W), 6.U(6.W), 11.U(6.W), 30.U(6.W), 21.U(6.W), 58.U(6.W), 59.U(6.W), 20.U(6.W), 41.U(6.W), 37.U(6.W), 52.U(6.W), 15.U(6.W), 54.U(6.W), 23.U(6.W), 39.U(6.W), 9.U(6.W), 18.U(6.W), 31.U(6.W), 10.U(6.W), 38.U(6.W), 40.U(6.W), 22.U(6.W), 29.U(6.W), 56.U(6.W), 44.U(6.W), 50.U(6.W), 45.U(6.W), 55.U(6.W), 14.U(6.W), 32.U(6.W), 17.U(6.W), 4.U(6.W), 35.U(6.W), 47.U(6.W), 61.U(6.W), 42.U(6.W), 19.U(6.W), 8.U(6.W), 12.U(6.W), 5.U(6.W), 16.U(6.W), 51.U(6.W), 43.U(6.W), 60.U(6.W), 57.U(6.W), 28.U(6.W), 48.U(6.W), 34.U(6.W), 24.U(6.W), 53.U(6.W), 36.U(6.W), 3.U(6.W), 26.U(6.W), 62.U(6.W), 46.U(6.W), 49.U(6.W), 27.U(6.W), 2.U(6.W), 63.U(6.W), 25.U(6.W), 33.U(6.W), 13.U(6.W), 7.U(6.W), 0.U(6.W))
关于chisel - 如何在凿子中初始化向量,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/64424732/
时钟门控对于降低功耗很重要。我们如何在 Chisel 中指定时钟门控? 时钟门控是逻辑信号确定特定寄存器的时钟是否被触发的地方。当逻辑信号无效时,时钟保持稳定不变。只有当使能有效时,时钟信号才会切换,
我最近将我的一个大项目的 Chisel 版本从 3.1.1 更新到 3.4.0;但是,我得到了一堆 firrtl.passes.CheckHighFormLike$DefnameDifferentPo
是否有可能在 Chisel“switch”语句中使用类似于 Verilog“默认”情况的 Chisel“is”条件?这是为了防止从 FSM 推断出组合输出的锁存器。 Verilog 示例: mod
我是一名优秀的程序员,十分优秀!