vhdl - HDL 中的默认分配可靠吗？

Question

我总是使用默认分配来构建我的设计，因为它使我的代码行数更少并且我认为更具可读性。但是，我了解到默认分配有时会很麻烦。如果没有足够的设计空间，工具(Vivado、ISE)可以移除那部分。我的意思是默认赋值填充了不成文的 else 语句。下面的一段代码是一个例子。

我已经多次检查过，我在原理图中看到了这些语句的多路复用器，但我从未尝试过使用完全消耗其资源的设计。

t_next <= t_reg;
if(start_i = '1') then
    t_next <= (others => '0');
end if;

有没有人可以说默认分配有什么问题？我是否必须编写其他所有内容，还是只为 else 语句编写默认赋值就足够了？

Answer 1

据我所知，它是完全可靠的，而且 18 年来从未听说过相反的情况。这也是我大部分时间使用的，包括在 FPGA 中填充 80% 或 90% 以上。
如果工具要删除默认分配，那将是工具的错误，因为它正在更改综合逻辑! VHDL 是标准化的，Xilinx 似乎没有选择...
您有关于该声明的任何来源/引用资料!？

我要补充的唯一一件事是，如果您的过程很长，代码可能会更难阅读，并且之前有几行默认值。但这不应该经常发生。
而对于初始化信号(在定义中，对于启动值)这是另一回事(我从来没有在合成逻辑中使用它)