Verilog 按位或 ("|") monadic-6ren

Verilog 按位或 ("|") monadic

转载作者：行者123 更新时间：2023-12-03 23:24:05

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我见过使用按位或运算符(“|”)的 Verilog 代码。目的是什么？

例如

| address[15:14]==0

或者

|address[15:14]? io_din : ramrd

我们不能省略“|”吗？在这些情况下？

最佳答案

在这种情况下，它充当归约运算符，例如:

|4'b1000 => 1'b1 (OR)
&4'b1000 => 1'b0 (AND)
^4'b1000 => 1'b1 (XOR)

|4'b0000 => 1'b0
&4'b1111 => 1'b1
^4'b1111 => 1'b0

将整个总线 OR 到 1 位值，或将 AND/XOR 应用到整个总线。

这被称为“一元”运算符，因为它只接受右手参数。它们在 SystemVerilog IEEE1800-2012 的第 11.4.9 节中有介绍。

关于Verilog 按位或 ("|") monadic，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/19303928/

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