system-verilog - 仅为 uvm 中的少数/序列/对象/接口(interface)设置详细程度？

Question

如何控制某些组件的冗长程度，以便我可以只为少数组件设置冗长程度？

比方说，例如在验证特定功能时，涉及测试、少数组件/序列/对象/接口(interface)等。我想将只有这些的冗长设置为 UVM_HIGH。我不想将全局严重性设置为 UVM_HIGH，因为可能会出现许多不相关的调试消息，这可能会增加日志大小。

执行此操作的更清洁方法是什么？可以使用额外的命令行加参数来触发它。基本上，要求是特定功能验证所涉及的测试/组件/序列/对象/接口(interface)应采用全局严重性或特定于功能的严重性，具体取决于哪个更高。

请注意，不能使用 uvm_component 的内置报告方法，因为 uvm_info 语句也可以在 uvm_object 扩展类中作为接口(interface)。

Answer 1

您可以从命令行控制组件的详细程度作为模拟参数。有两种选择:

• <b>+uvm_set_verbosity=</b><comp>,<id>,<verbosity>,<phase>
• <b>+uvm_set_verbosity=</b><comp>,<id>,<verbosity>,<b>time</b>,<phase>这个可以让你指定你希望应用的详细程度开始的模拟时间

comp是组件的路径和通配符 *被支持。示例:uvm_test_top.env.agnt.*
id是消息标识符。您可以通过将 id 设置为 _ALL_ 来应用于组件范围内的所有消息
verbosity是冗长的，例如UVM_LOW , UVM_MEDIUM , UVM_HIGH ， ETC。 phase是您希望应用详细信息的阶段。

有关更多详细信息，我建议阅读:

• UVM reference manual关于 Command Line Processor 的部分
• UVM Message Display Commands Capabilities, Proper Usage and Guidelines通过克利福德 E. 卡明斯