system-verilog - 如何检查UVM分析端口是否连接？

Question

通常，我们的 UVM 模拟会因签名而失败，我们最终会调试到未连接的分析端口。

有没有办法在run_phase之前预先检查分析端口是否已连接?

Answer 1

连接分析端口并不是 UVM 的要求。但是，某些 UVM 组件在其分析端口未连接时将无法正常工作。

对于这些情况，我建议在 end_of_elaboration_phase 期间检查分析导入连接。 :

`CHECK_PORT_CONNECTION(my_analysis_imp)

上面的宏定义如下:

`define CHECK_PORT_CONNECTION(PORT) \
  begin \
    uvm_port_list list; \
    PORT.get_provided_to(list); \
    if (!list.size()) begin \
      `uvm_fatal("AP_CONNECT", \
        $sformatf("Analysis port %s not connected.", PORT.get_full_name())); \
    end \
  end

一个连接端口和一个未连接端口的完整工作示例: http://www.edaplayground.com/x/2YG