systemverilog 中常量的串联

Question

我为连接编写了如下代码，但显示错误:

module main ;  
 bit [4:0] a;  
 reg b,c,d;  
 initial  
 begin  
    b = 0;  
    c = 1;  
    d = 1;  
    a = {b,c,0,0,d};  
    {b,c,d} = 3'b111;  
    $display(" a %b b %b c %b d %b ",a,b,c,d);  
 end  
endmodule  

这里的错误显示 constants cannot be concatenated。

这里不能连接零和一。谁能帮我解决这个问题？

Answer 1

当前代码正在连接 32 位(或整数)宽度的 0。你真正想要的是:

a = {b, c, 1'b0, 1'b0, d};  

注意:通过我得到的节奏工具来实现这一点:

file: main.sv
    a = {b,c,0,0,d};  
             |
ncvlog: *E,NONOWD (main.sv,11|13): Illegal use of a constant without an explicit width specification [4.1.14(IEEE)].
    a = {b,c,0,0,d};  
               |
ncvlog: *E,NONOWD (main.sv,11|15): Illegal use of a constant without an explicit width specification [4.1.14(IEEE)].