port - 如何使用端口映射忽略输出端口

Question

在VHDL中，我经常注意到某个组件具有多个输出端口。即在我们的一个示例中，我们得到了以下组件：

COMPONENT eight_bitadder
  PORT ( a, b: in std_logic_vector(7 downto 0); 
        f: in std_logic; 
        C: out std_logic_vector(7 downto 0); 
        o, z: out std_logic);
END COMPONENT;

其中z确定结果是否为0，而o在溢出时触发。

现在，在我的情况下，我希望使用该加法器，但是实际结果并不重要，而是仅希望检查结果是否为“ 0”。我当然可以添加一个虚拟信号并将端口存储到该信号，但是这看起来不必要地复杂，并且可能在合成过程中添加了额外的组件？

Answer 1

实例化组件时，可以将不需要的输出端口保持打开状态。您在下面唯一关心的信号是“溢出”。

编辑：请注意，综合工具将优化掉未使用的任何输出。

EIGHT_BITADDER_INST : eight_bitadder
  port map (
    a => a,
    b => b, 
    f => f, 
    c => open, 
    o => overflow,
    z => open
    );