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使用 Modelsim,我想测试一个代码,但一个信号始终未初始化。这里有一段代码用来解释 Modelsim 的问题:
-- Signal Declaration
signal shifter : std_logic_vector(0 to 6);
signal led_out_temp : std_logic;
process (reset_reset_n) is
begin
if reset_reset_n = '0' then
shifter <= (others => '0'); -- After reset_reset_n goes to '0' shifter is '0000000'
led_out_temp <= '0'; -- Always has the value 'U'
end if;
end process;
最佳答案
检查设计的两种可能方法
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;
ENTITY test_tb IS
END test_tb;
ARCHITECTURE behavior OF test_tb IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT name_of_your_design
PORT(
reset_reset_n : IN std_logic;
input2 : IN std_logic
output : OUT std_logic_vector(3 downto 0);
);
END COMPONENT;
-- Signal initializations
signal reset_reset_n_sig : std_logic := '0';
signal input2_sig : std_logic := '0';
signal output_sig : std_logic_vector(3 downto 0);
BEGIN
-- Port mapping
instance_name: name_of_your_design PORT MAP (
reset_reset_n => reset_reset_n_sig
input2 => input2_sig,
ouput => output_sig
);
-- Give your test inputs here
process_to_give_test_inputs: process
begin
wait for 7 ns;
reset_reset_n <='1';
wait for 3 ns;
reset_reset_n <='0';
wait;
end process;
END;
引用:
https://vhdlguru.blogspot.com/2011/06/vhdl-code-for-4-tap-fir-filter.html
关于signals - Modelsim 信号声明问题,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/33274980/
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我是一名优秀的程序员,十分优秀!