concatenation - 在 VHDL 中连接位-6ren

concatenation - 在 VHDL 中连接位

转载作者：行者123 更新时间：2023-12-03 21:02:53

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你如何连接 VHDL 中的位？我正在尝试使用以下代码:

案例 b0 & b1 & b2 & b3 是
...

它会引发错误

谢谢

最佳答案

连接运算符 '&' 允许在信号赋值运算符 '<=' 的右侧，仅

关于concatenation - 在 VHDL 中连接位，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/209458/

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