simulation - 如何使用后置布局和/或后综合仿真跟踪 FPGA/ASIC 开发中的错误？

Question

我对后 PnR 和/或后综合仿真对 FPGA/ASIC 开发的有用性感到有些困惑。如果综合或 PnR 过程在设计流程中成功完成，相应的“后期”模拟是否有可能揭示设计中的错误？有人可以举个例子吗？

Answer 1

PnR 后模拟不仅验证功能，还验证时间。电路的时序信息可以以多种格式转储到仿真中，但最流行的一种是标准延迟格式 (SDF)，发布为 IEEE 1497 .

那么我们可以捕捉到什么样的错误呢？

在 RTL 模拟中很难发现一些不需要的故障。如果某些输出是由组合逻辑生成的，则 PnR 后模拟比以往任何时候都更加重要。

综合和/或 PnR 约束中可能存在一些错误。仔细检查所有内容总是更好。

综合/PnR 工具可能有错误。逻辑等效检查 (LEC) 也可以捕获错误，但它仅针对功能执行。