case - System Verilog - case with or

Question

如何使用或创建案例？

就像是:

string str;

case (str)
   "abc" || "dfg": begin
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

Answer 1

您可以创建一个 case与 OR 使用这样的逗号:

string str;

case (str)
   "abc" , "dfg": begin  
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

您所做的与 || 略有不同.您正在展示 case 的替代品列表语句而不是将多个表达式组合在一起以提供 case 的另一种选择陈述。