verilog - verilog中位连接前面的单引号

Question

logic[1:0] a;
logic[1:0] b;
assign a = {1'b0, 1'b1};
assign b = '{1'b0, 1'b0};

Verilog/SystemVerilog 中的 {} 前面有 ' 有区别吗？

Answer 1

是的。只要你把'在前面，你不再有串联；你有一个分配模式。很多情况下结果看起来都一样，但主要区别在于串联，每个操作数都在一个自定的上下文中求值，而在赋值模式中，每个操作数都在对每个元素进行赋值的上下文中图案。以这个修改过的例子为例:

assign a = {2'b1,2'b0}; // result is 4'b0100, a == 2'b00
assign b = '{2'b1,2'b0}; // result is b[1] = 2'b1, b[0] = 2'b0; b == 2'b10

串联的宽度为 4 位，并被截断为 2 位。
在赋值模式中，每个操作数都从 2 位截断到 1 位。

连接具有分配模式中不可用的其他功能，例如复制 a = {2{1'b1}};分配模式具有串联中不可用的功能，例如索引标签 b = '{0:1, 1:0}; b = 2'b01。此功能在结构和关联数组中变得非常有用。例如

string AA[int] = '{0:"zero", 1:"one",2:"two",default:"undefined"};

AA[0]、AA[1] 和 AA[2] 分别返回“零”、“一”和“二”。但任何其他索引返回字符串“未定义”