parameters - 将十六进制值传递到 Verilog 中的模块

Question

我创建了一个接受电线的模块 [ 4 : 0 ]作为输入，我正在使用这个模块的几个实例。但是，我得到:

Syntax error in instance port expression(s)

每当我传递一个包含 A-F 的值时。

例如:

key_schedule i1(09); // works
key_schedule i1(0A); // doesn't work
key_schedule i1(15); // works
key_schedule i1(1D); // doesn't work

如果有人知道出了什么问题，我会很感激他们的帮助。

此外，如果我传递一个值“C”会发生什么，但我还有一条名为 C 的电线?

Answer 1

来自 http://www.asic-world.com/verilog/syntax1.html#Integer_Numbers

Verilog HDL 允许将整数指定为

调整大小或未调整大小的数字(未调整大小为 32 位)

以二进制、八进制、十进制或十六进制为基数

基数和十六进制数字 (a,b,c,d,e,f) 不区分大小写

大小、基数和值之间允许有空格

句法:

[size]'[radix][value];

例子:

8'h1D;   # 8-bit hex value "1D"