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benchmarking - STREAM内存带宽基准测试真正衡量了什么?

转载 作者:行者123 更新时间:2023-12-03 15:21:39 55 4
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我对STREAM(http://www.cs.virginia.edu/stream/ref.html#runrules)基准测试有一些疑问。

  • 以下是stream.c的评论。关于数组应为缓存大小的4倍的要求的基本原理是什么?
  •  *       (a) Each array must be at least 4 times the size of the
    * available cache memory. I don't worry about the difference
    * between 10^6 and 2^20, so in practice the minimum array size
    * is about 3.8 times the cache size.
  • 我最初假设STREAM测量峰值内存带宽。但是后来我发现,当我添加额外的数组和数组访问权限时,可以获得更大的带宽。因此在我看来,STREAM无法保证饱和内存带宽。然后我的问题是STREAM真正衡量了什么,您如何使用STREAM报告的数字?

  • 例如,我添加了两个额外的数组,并确保与原始a/b/c数组一起访问它们。我相应地修改了字节记帐。有了这两个额外的阵列,我的带宽数量提高了约11.5%。
    > diff stream.c modified_stream.c
    181c181,183
    < c[STREAM_ARRAY_SIZE+OFFSET];
    ---
    > c[STREAM_ARRAY_SIZE+OFFSET],
    > e[STREAM_ARRAY_SIZE+OFFSET],
    > d[STREAM_ARRAY_SIZE+OFFSET];
    192,193c194,195
    < 3 * sizeof(STREAM_TYPE) * STREAM_ARRAY_SIZE,
    < 3 * sizeof(STREAM_TYPE) * STREAM_ARRAY_SIZE
    ---
    > 5 * sizeof(STREAM_TYPE) * STREAM_ARRAY_SIZE,
    > 5 * sizeof(STREAM_TYPE) * STREAM_ARRAY_SIZE
    270a273,274
    > d[j] = 3.0;
    > e[j] = 3.0;
    335c339
    < c[j] = a[j]+b[j];
    ---
    > c[j] = a[j]+b[j]+d[j]+e[j];
    345c349
    < a[j] = b[j]+scalar*c[j];
    ---
    > a[j] = b[j]+scalar*c[j] + d[j]+e[j];


    CFLAGS = -O2 -fopenmp -D_OPENMP -DSTREAM_ARRAY_SIZE = 50000000

    我的上一级缓存约为35MB。

    有通讯网吗?

    谢谢!

    这是用于Skylake Linux服务器的。

    最佳答案

    现代计算机中的内存访问比人们预期的要复杂得多,而且由于某些您以前不知道的“低级”细节,很难说出“高级”模型何时崩溃。 ..

    STREAM基准代码仅测量执行时间-其他所有内容都派生出来。得出的数字基于有关我认为“合理”的决定以及有关大多数计算机的工作原理的假设。运行规则是反复试验的产物-试图在可移植性和通用性之间取得平衡。

    STREAM基准报告每个内核的“带宽”值。这些简单的计算基于以下假设:必须从内存中读取每个循环右侧的每个数组元素,并且必须将每个循环左侧的每个数组元素写入内存。然后,“带宽”就是移动的数据总量除以执行时间。

    这种简单的计算涉及许多令人惊讶的假设。

  • 该模型假定编译器生成代码以执行内存流量计数所隐含的所有加载,存储和算术指令。 STREAM中使用的鼓励这种方法的方法相当健壮,但是高级编译器可能会注意到每个数组中的所有数组元素都包含相同的值,因此每个数组中实际上只需要处理一个元素。 (这是验证代码的工作方式。)
  • 有时,编译器会将计时器调用移出其源代码位置。这是(微妙的)违反语言标准的行为,但是很容易捕获,因为它通常会产生无意义的结果。
  • 该模型假定缓存命中次数可忽略不计。 (对于缓存命中而言,计算值仍然是“带宽”,而不是“内存带宽”。)STREAM Copy和Scale内核仅加载一个阵列(并存储一个阵列),因此,如果存储绕过缓存,则每次迭代中通过缓存的总流量就是一个数组的大小。高速缓存寻址和索引有时非常复杂,并且高速缓存替换策略可能是动态的(伪随机或基于运行时利用率指标)。为了在大小和准确性之间做出折衷,我选择了4x作为相对于缓存大小的最小数组大小,以确保大多数系统的缓存命中率非常低(即足够低以至于对所报告的性能的影响可以忽略不计)。
  • STREAM中的数据流量计数不会“贷记”硬件所做的额外传输,但是并未明确请求。这主要是指“写分配”流量-大多数系统在存储器可以更新相应的缓存行之前从内存中读取每个存储器目标地址。许多系统都有能力跳过此“写分配”,方法是在高速缓存中分配一行而不读取它(POWER),或者通过执行绕过高速缓存并直接进入内存的存储(x86)。关于此的更多说明,请参见http://sites.utexas.edu/jdm4372/2018/01/01/notes-on-non-temporal-aka-streaming-stores/
  • 带有两个以上DRAM channel 的
  • 多核处理器通常无法仅使用单个核就达到渐近带宽。如果要达到渐近带宽级别,现在必须在具有2个以上DRAM channel 的几乎每个处理器上启用最初为大型共享内存系统提供的OpenMP指令。
  • 单核带宽仍然很重要,但是通常受单个核可以生成的高速缓存未命中次数的限制,而不是受系统峰值DRAM带宽的限制。在http://sites.utexas.edu/jdm4372/2016/11/22/sc16-invited-talk-memory-bandwidth-and-system-balance-in-hpc-systems/
  • 中介绍了这些问题
  • 对于单核情况, Unresolved L1数据高速缓存未命中的数量太少而无法获得完整带宽-对于您的Xeon可扩展处理器,每个套接字大约需要140个并发高速缓存未命中,但是单个核只能支持10- 12个L1数据高速缓存未命中。 L2硬件预取器可以生成更多的内存并发性(如果我没有记错的话,每个内核最多可以发生约24个高速缓存未命中),但是要达到该范围上限附近的平均值,则需要同时访问更多4KiB页。额外的阵列读取使L2硬件预取器有更多机会生成(接近)并发内存访问的最大数量。增加11%-12%是完全合理的。
  • 使用所有内核时,增加读取比例也有望提高性能。在这种情况下,好处主要是减少了DDR4 DRAM接口(interface)上“读写周转停顿”的数量。如果根本没有存储,则此处理器上的持续带宽应达到90%的峰值(每个插槽使用16个或更多核)。

  • 有关避免“写分配”流量的其他说明:
  • 在x86架构中,绕过缓存的存储通常会使本地缓存中的相应地址无效,并将数据保存在“写合并缓冲区”中,直到处理器决定将数据推送到内存中为止。在此期间,允许其他处理器保留和使用高速缓存行的“陈旧”副本。当刷新写入组合缓冲区时,高速缓存行将通过与IO DMA写非常相似的事务发送到内存 Controller 。内存 Controller 负责在更新内存之前在地址上发出“全局”无效信息。这些流存储用于更新内核之间共享的内存时,必须格外小心。通用模型是执行流式存储,执行存储围栏,然后对“标志”变量执行“常规”存储。在所有流式存储的结果全局可见之前,商店围墙将确保没有其他处理器可以看到更新的“标志”变量。 (对于一系列“普通”商店,结果总是在程序顺序中可见,因此不需要商店围栏。)
  • 在PowerPC/POWER体系结构中,可以使用DCBZ(或DCLZ)指令来避免写分配流量。如果该行在高速缓存中,则其内容将设置为零。如果该行不在高速缓存中,则会在高速缓存中分配一行,并将其内容设置为零。这种方法的一个缺点是此处显示了缓存行大小。具有32字节高速缓存行的PowerPC上的DCBZ将清除32字节。具有128字节高速缓存行的处理器上的同一指令将清除128字节。这对同时使用这两种方法的供应商来说很恼火。我不太记得POWER内存排序模型的详细信息,无法评论此指令如何/何时使一致性事务可见。
  • 关于benchmarking - STREAM内存带宽基准测试真正衡量了什么?,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/56086993/

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