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我正在为 ARM STLR 的确切语义而苦苦挣扎。
根据文档,它具有发布语义。所以如果你有 STLR 商店,你会得到:
[StoreStore][LoadStore]
X=r1
兹
X
是内存和
r1
是一些寄存器。
[StoreStore][LoadStore]
X=r1
r2=Y
[LoadLoad][LoadStore]
在上述情况下,允许重新排序 X=r1 和 r2=Y。为了使这个顺序一致,需要添加一个 [StoreLoad]:
[StoreStore][LoadStore]
X=r1
[StoreLoad]
r2=Y
[LoadLoad][LoadStore]
你通常在商店里这样做,因为加载更频繁。
LOCK ADDL %(RSP),0
来实现。就像在 Hotspot JVM 中所做的那样。
[StoreStore][LoadStore]
X=r1
[StoreLoad]
有人可以对此有所了解吗?
最佳答案
我只是在学习这些东西,所以请谨慎对待。但我的理解是,在 ARMv8/AArch64 中,STLR/LDAR
确实提供超出通常的发布/获取定义的额外语义,但不如您的建议那么强。即,一个发布商店STLR
确实与获取负载具有顺序一致性 LDAR
按程序顺序跟随它,但不是普通的 LDR
负载。
来自 ARMv8 Architecture Reference Manual, B2.3.7, "Load-Acquire, Load-AcquirePC, and Store-Release":
Where a Load-Acquire appears in program order after a Store-Release, the memory access generated by theStore-Release instruction is Observed-by each PE to the extent that PE is required to observe the access coherently,before the memory access generated by the Load-Acquire instruction is Observed-by that PE, to the extent that thePE is required to observe the access coherently.
A read or a write RW1 is Barrier-ordered-before a read or a write RW2 from thesame Observer if and only if RW1 appears in program order before RW2 and any of the followingcases apply: [...] RW1 is a write W1 generated by an instruction with Release semantics and RW2 is a read R2generated by an instruction with Acquire semantics.
STLR, LDAR
拿锁(程序集的第 18-19 行),没有
DMB
.我运行了一段时间(Raspberry Pi 4B、Cortex A72、4 核)并且没有违规。
STLR
仍然可以相对于它后面的普通(非获取)加载重新排序,因此它没有隐式地具有完整的 StoreLoad 栅栏。我修改了 LWimsey 的程序以使用
STLR, LDR
相反,在添加了一些额外的垃圾来引发竞争之后,我能够看到锁违规。
LDAR
可以相对于它之前的普通(非发布)商店重新排序。我同样能够通过
STR, LDAR
获得锁违规。在测试程序中。
关于multithreading - ARM STLR 内存排序语义,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/65466840/
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