syntax - 来自 vhdl 程序员的 verilog 中的泛型

Question

verilog中泛型的等价物是什么？
例如

entity my_entity
generic(a : integer);
port(x : in std_logic; y out std_logic);
end entity my_entity;

通用的等价物是什么？
if generate 和 for generate 的等价物是什么？

Answer 1

泛型在 Verilog 中称为参数。它们在模块中通过以下行声明:

parameter DATA_WIDTH = 8;
parameter ADDR_WIDTH = 8;

实例化可以单独细化参数值:

my_ram_impl #( 
  .DATA_WIDTH(16), 
  .ADDR_WIDTH(8)
)
ram_instance(
  .clk(clk),
  .addr(addr),
  .data(data),
  .cs(cs),
  .we(we)
); 

使用这些类似于 C 的指令进行条件综合:

`ifdef  SYM
   ...
`else
   ...
`endif

或者，更灵活 generate像这样的结构:

generate
  if(cond)
    ...
  else
    ...
endgenerate