vhdl - VHDL 中 `std_logic` 枚举类型的目的是什么？-6ren

vhdl - VHDL 中 `std_logic` 枚举类型的目的是什么？

转载作者：行者123 更新时间：2023-12-03 09:45:27

std_logic的目的是什么？枚举类型？

'U': uninitialized. This signal hasn't been set yet.
'X': unknown. Impossible to determine this value/result.
'0': logic 0
'1': logic 1
'Z': High Impedance
'W': Weak signal, can't tell if it should be 0 or 1.
'L': Weak signal that should probably go to 0
'H': Weak signal that should probably go to 1
'-': Don't care.

最佳答案

“X”通常是由两个语句在相反方向驱动相同信号引起的，即“0”和“1”

'Z' 用于构建三态输出/输入

'L' 和 'H' 分别用于模拟下拉或上拉

当您不关心向量中的某些位时，使用“-”进行比较

关于vhdl - VHDL 中 `std_logic` 枚举类型的目的是什么？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/12504884/