基于参数值的 Verilog 条件硬件

Question

是否可以根据参数的值在 Verilog 中创建条件硬件？像这样的事情

module test #(
 parameter param = 1
)(
  input wire clk
);

reg[3:0] counter = 0;

always @(posedge clk) begin
  `ifdef (param == 0)          // <-----
    counter <= counter + 1'b1;
    // ... more hardware here
  `else
    counter <= counter - 1'b1;
    // ... a different hardware here
  `endif
end

endmodule // test

编辑:

我想提一下 Serge 给出的两个答案和 Unn给出我正在寻找的实现的解决方案。有关更多详细信息，请参阅答案的评论。

Answer 1

是的，您可以根据参数进行调节。就像对其他任何东西进行条件一样使用它们(尽管如果需要，您也可以在程序 block 之外使用它们来条件整个实例化):

module test #(parameter param = 1)
  (
  input wire clk
  );

  reg[3:0] counter = 0;

  always @(posedge clk) begin
    if (param == 0) begin
      counter <= counter + 1'b1;
    end
    else begin
      counter <= counter - 1'b1;
    end
  end

endmodule // test