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9年前关闭。
我想学习 FPGA 编程。我听说过所有类型的专有工具的恐怖故事。是否有任何完全开源的工具链可用?
如果没有,我应该如何学习这个?我的背景:熟悉Scheme 、C++、汇编和 MIPS建筑学。
最佳答案
除非我们设法开发开源 FPGA 架构,否则可能永远不会有完整的 FPGA 开源工具链。 FPGA 公司控制着用于对其部件进行编程的比特流格式,并且他们在用户协议(protocol)中使用繁琐的法律语言,这使得尝试通过逆向工程开发开源工具成为一个相当危险的提议(没有人想失去他们的房子)。
不过,好消息是,许多保护 FPGA 架构的专利将在 future 几年到期。这可能使开发开源 FPGA 架构成为可能。当然,您需要一些半导体公司才能加入并实际制造它......
正如已经指出的那样,有免费的 HDL 仿真工具,如 Icarus Verilog 和 GHDL(gcc 的 VHDL 前端)。但是你能用它们做的就是模拟你的设计以确保它在功能上是正确的。然后,您需要某种综合工具来将您的 HDL 带到门并最终到达比特流。 Xilinx 和 Altera 提供此类工具的免费网络版本,但它们绝对不是开源的。
关于fpga - 开源现场可编程门阵列 (FPGA) 开发工具,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/2056560/
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我相信在大学时我用从 C 派生的语言为 FPGA 编写了一个程序。我了解 VHDL 和 verilog 等语言。但是,我不明白的是程序员在使用哪个方面有多少选择?它依赖于FPGA吗?我将使用 Xili
在设计 FPGA 系统时,我如何粗略估计给定任务所需的逻辑 block 数量? 有人对我对这些常见设备的期望有一个粗略的数量级吗? 串口 使用 CRC32 的数据包解帧器 8 微核 我看过 www.o
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我是编程和 FPGA 的新手。我喜欢在我的 Windows 10 PC 上运行一个程序,并喜欢将输入发送到 FPGA,当处理完成后,我喜欢接收输出到同一个程序。是否可能以及如何实现。我需要一些指导才能
我有一个基本问题。我为一些媒体应用程序制作了一些 FPGA 图像和 现在我想在性能和面积方面将我的结果与相同算法的 ASIC 实现的结果进行比较。我听说这样的比较没有意义,因为它有点比较苹果和橘子。但
已关闭。此问题不符合Stack Overflow guidelines 。目前不接受答案。 要求我们推荐或查找工具、库或最喜欢的场外资源的问题对于 Stack Overflow 来说是偏离主题的,因为
我正在用一个小算法修改固件文件 (.jic) JTAG 间接配置文件,但更改文件内的数据使其无法使用,因为文件中某处有一个校验和必须更新。 我需要找到 .jic 文件中的校验和在哪里,并破译使用的算法
我想通过 Xilinx FPGA 的 MGT channel 发送信号(不管是什么类型的信号,只是随机二进制)。这是用于测试 PCB 上的 MGT 走线。我可以实现这一目标的最简单方法是什么?对于常规
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我在使用 Lattice ICE5LP4K 的内部振荡器时遇到问题。根据 iCE40 振荡器使用指南附录,verilog 中的代码应如下所示: SB_HFOSC OSCInst0 (
关闭。这个问题不符合Stack Overflow guidelines .它目前不接受答案。 我们不允许提问寻求书籍、工具、软件库等的推荐。您可以编辑问题,以便用事实和引用来回答。 关闭 12 个月
我正在尝试在 FPGA 和 x86_64 Linux 机器之间进行 DMA 传输。 在 PC 端,我正在做这个初始化: //driver probe ... pci_set_master(dev);
Xilinx FPGA 中的“切片寄存器”和“切片 LUT”有什么区别? 为什么在 Vertix 5 中切片寄存器的数量等于切片 LUT 的数量,但在 Vertix 6 和 Vertix 7 中切片寄
关闭。这个问题不符合Stack Overflow guidelines .它目前不接受答案。 想改进这个问题?将问题更新为 on-topic对于堆栈溢出。 5年前关闭。 Improve this qu
这是平行线: http://anycpu.org/forum/viewtopic.php?f=13&t=66 它有 64 个内核、1GB RAM、运行 Linux、以太网——每个人都在为它大喊大叫..
我正在设计一个基于 xilinx fpga 上的 microblaze 微处理器的微 Controller 。大部分硬件设置已完成。此时我正在更新的是要在 microblaze 上运行的 c 代码。在
在进行时钟域转换(速率匹配)时,我们通常将数据翻倍以避免亚稳态。双翻牌只会降低亚稳的概率。三重翻牌将进一步减少它。 如何计算亚稳定性和使用的时钟域触发器数量之间的概率/关系? 最佳答案 亚稳定性查询的
我知道在使用这些输入之前需要将所有输入同步到 FPGA 以避免亚稳态。我还意识到需要在单个 FPGA 中同步跨时钟域的信号。这个问题与跨越时钟域无关。 我的问题是定期注册 是否是个好主意?全部 的输入
我是一名优秀的程序员,十分优秀!