个人中心
文章发布
退出
作者热门文章
- html - 出于某种原因，IE8 对我的 Sass 文件中继承的 html5 CSS 不友好？
- JMeter 在响应断言中使用 span 标签的问题
- html - 在 :hover and :active? 上具有不同效果的 CSS 动画
- html - 相对于居中的 html 内容固定的 CSS 重复背景？
28
4
我已经在网上查看过，讨论/示例似乎是针对传统软件开发的。由于Verilog和VHDL(用于芯片设计，例如FPGA和ASIC)与软件开发C和C++类似，因此似乎很有意义。但是，它们在本质上是并行的并且需要硬件进行完全测试之间存在一些差异。
您有什么经验，好与坏？您可以在此特定应用程序上建议任何链接吗？
编辑/说明:
2009年10月28日:我特别想询问TDD。我熟悉测试台，包括自检台。我也知道SystemVerilog具有一些针对测试台的特殊功能。
2009年10月28日:隐含的问题包括1)编写任何功能的测试，从不使用波形进行仿真，以及2)首先编写测试/测试台。
2009年11月29日:在Empirical Studies Show Test Driven Development Improves Quality中，他们报告了(软件)TDD:“以每千行代码的缺陷来衡量，四种产品的预发布缺陷密度相对于未发布的项目，降低了40％至90％团队的管理人员主观上报告说，使用TDD的团队的初始开发时间增加了15–35％，尽管团队一致认为这被降低的维护成本所抵消。”减少的错误减少了流片的风险，但以适度的进度影响为代价。 This也有一些数据。
2009/11/29:我主要在做控制和数据路径代码，而不是DSP代码。对于DSP，典型的解决方案涉及Matlab位精确仿真。
2010年3月2日:TDD的优点是您可以确保测试首先失败。我想这也可以通过断言来完成。
最佳答案
我为FPGA而不是ASICS编写代码，但是TDD仍然是我的首选方法。我喜欢对我编写的所有功能代码进行一整套测试，然后尝试(并非总是成功)首先编写测试代码。调试时总是会凝视波形，但这不是验证代码(IMHO)的好方法。
考虑到在实际硬件中执行适当测试的困难(刺激极端情况特别困难)，并且VHDL编译需要几秒钟(与“到硬件”编译需要几分钟(甚至几小时)相比)，我不知道看不到任何人可以以任何其他方式操作!
在编写RTL时，我还将其声明置入其中，以捕获我不应该发生的事情。显然，这被认为有些“怪异”，因为人们普遍认为验证工程师会编写断言，而RTL设计人员却不会。但是大多数情况下，我是我自己的验证工程师，所以也许这就是原因!
关于tdd - 在Verilog或VHDL中进行逻辑(芯片)设计的测试驱动开发(TDD)的经验，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/1633559/
28
4
0
同时使用 VHDL-2019 IEEE 规范部分。 5.2.3.1.一般 "However, an implementation shall allow the declaration of any
我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器(解码器)之外，还有更好的方法来实现它吗？ ENTITY isra IS PORT ( clk: in std_lo
描述:我正在尝试编写一个具有 4 个输入和 3 个输出的 LUT(查找表)的 vhdl 模块。我希望我的 3 位输出是一个二进制数，等于输入中 1 的个数。 我的真值表: ABCD|XYZ 0000|
我想使用 vhdl 制作幂函数，其中幂是浮点数，数字是整数(将始终为“2”)。 2^ 一些浮点数。 我使用 ieee 库和(fixed_float_types.all、fixed_pkg.all 和
是否有可能有一个通用的包？ 这意味着当我实例化实体时，我提供了一些泛型，包将依赖于它。 我有一个块，我想多次使用，每次使用不同的包(即不同的参数) 我必须使用包，因为我想使用数组数组，而我只能使用包来
使用 VHDL，我希望有一些寄存器在每个寄存器中存储 16 位。 所以我发现 VHDL 有一个内置数组，我想用它在 iy 中的每个元素中存储 16 位，所以我想知道 VHDL 是否将此数组映射到实际寄
在 vhdl 中我可以定义我自己的枚举类型并创建这种类型的信号: type tp is (red,green,blue,yellow); signal sg: tp := red; 但现在我想要一个
我是 VHDL 的新手。 有一行，如下所示: constant TIME_DELTA : time := 100 ns; 这是什么字time在行吗？是不是和integer一样的数据类型?当我在互联网上
A <= 3 * B; 上面语句中的3是一个整数或自然数。如果它是自然数，如果我在那里使用负数怎么办？ VHDL 是否将其识别为整数？ 最佳答案 整数文字属于匿名预定义类型universal_inte
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
我有使用 Verilog/SystemVerilog 的经验，但我是 VHDL 新手，我试图弄清楚何时应该使用组件实例化或实体实例化。我所说的组件实例化是指在实例化实体组件之前声明实体组件的传统方式。
我一直无法理解如何在 VHDL 中取消引用指针。 我想到的是一个 C 代码，如: int a; int* ptr_a; a = 42; ptr_a=&a; *ptr_a=451;/
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
我想知道VHDL中是否定义了整数溢出。我在 2002 年规范中找不到任何内容。 作为示例(注意，这可能无法编译，它只是一个通用示例...): entity foo is port ( clk
如何组合/捆绑语句以供进一步使用和更好地处理？例如，像这样的一些赋值会在以后的例程调用中多次使用。 ADDR_PC '0'); constant OP_NOP: std
我正在编写一个 IP 核，根据用户选择的通用参数，并非所有 OUT/IN 端口都是必需的。是否可以有可选端口？我知道类似的事情应该是可能的，因为当我使用 Xilinx IP-Cores 时，根据参数，
我有一个数组: type offsets_type is array (4 downto 0) of std_logic_vector (4 downto 0); signal av : of
type有什么区别和 subtype在 VHDL 中，我应该在哪里使用它们？ 我的理解是subtype只是主要类型之一的缩小版本，例如 integer :subtype small_integer i
我试图更好地使用 VHDL protected 类型，所以我将以下测试放在一起(当然只是为了说明 - 我的实际用例要复杂得多): type prot_type1 is protected proc
首先，我想声明这是我参加的模拟考试。我知道答案是:cout = 4ns，S = 7ns。只是在寻找一点解释。提前致谢。 对于下面所示的全加器的 VHDL 实现，输出 cout 和 S 何时稳定在它们的
我是一名优秀的程序员,十分优秀！