syntax-error - ModelSim Verilog编译器错误

Question

我在verilog中做了一个低通滤波器。我也为此做了一个测试台。主要的Verilog代码似乎已编译，没有任何错误。但是，当我尝试编译测试平台时，遇到一个无法解决的错误。如果有人可以帮助我，我将不胜感激。
这是代码:

module Testbench_S;

//Inputs 
reg clk;
reg clkR;
reg clk_enable;
reg en;
reg reset;
reg [7:0] filter_in;

//reg clk, reset, en;
wire [7:0] sine, cos;
reg [7:0] sine_r, cos_r;
assign sine = sine_r +(cos_r[7],cos_r[7], cos_r[7], cos_r[7:3]);
assign cos  = cos_r  -(sine[7],sine[7],sine[7],sine[7:3]);

//some other codes

endmodule

错误如下

Error: (vlog-13069) C:/CommonFiles/FPGA/hdlsrc/Testbench_S.v(14): near ",": syntax error, unexpected ','.

Error: (vlog-13069) C:/CommonFiles/FPGA/hdlsrc/Testbench_S.v(15): near ",": syntax error, unexpected ','.

Answer 1

您可以在可能要串联位的位置使用(cos_r[7],cos_r[7], cos_r[7], cos_r[7:3])。

串联的运算符为{...}( curl 括号，没有圆括号)