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当您将某些内容声明为输入或输出时，您怎么知道是否还必须将其声明为 reg或 wire ?
最佳答案
reg和 wire指定对象的分配方式，因此仅对输出有意义。
如果您计划按顺序代码分配输出，例如在 always 内块，将其声明为 reg (这确实是 Verilog 中“变量”的用词不当)。否则，它应该是 wire ，这也是默认值。
关于verilog - 在 Verilog 中使用带有输入或输出的 wire 或 reg，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/5360508/
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