VHDL 结构与行为

Question

这个问题适合那些对 VHDL 有深入了解的人。我是一个新手，但到目前为止我一直在使用行为描述生成 VHDL。对我来说，思考起来更容易，因为它类似于编写软件。我知道一个可能的缺点是行为按顺序“执行”，而结构在设计组件/流程中同时执行。

所以我只是好奇，如果我有一个使用 8 位移位寄存器 (SISO) 进程的架构，并且我想创建这些实例(4x8 位移位寄存器)的 4 个实例，我会创建一个组件和流程的 4 个实例？

或者我会生成 4 个进程(彼此并行执行)并用不同的名称调用每个进程吗？

此外，这只是一个一般性问题，旨在就人们使用的良好实践达成共识，您更喜欢哪一个:结构性还是行为性？什么时候是选择其中之一的最佳时机？我猜想它们可能会带来一些好处，即使用允许内部并发与流程中顺序执行的组件来“更快”执行。在我看来，虽然可以通过行为设计来减少设计时间。 >

谢谢!〜老爹

Answer 1

在我看来，如今结构 HDL 的作用仅限于互连经过测试的工作行为 block (或将未经测试的行为 block 连接到其测试平台!) - 我同意您关于行为 VHDL 在设计创建和测试方面的优越性的看法时间。

我也同意编写行为过程在某些方面类似于编写软件(尽管有些人尖叫着事实并非如此)

但是

不要陷入将行为等同于顺序或缓慢的陷阱!

给定您的轮类寄存器，比如说

type reg_type is array(7 downto 0) of bit;
signal s_in, s_out : bit;

process(clk) is
variable reg : reg_type;
begin
   if rising_edge(clk) then
      s_out <= reg(7);
      reg   := reg(6 downto 0) & s_in;
   end if;
end;

我可以将其简单地并行化，如下所示:

signal p_in, p_out : array(1 to 4) of bit;

process(clk) is
variable reg : array(1 to 4) of reg_type;
begin
   if rising_edge(clk) then
      for i in reg'range loop
         p_out(i) <= reg(i)(7);
         reg(i)   := reg(i)(6 downto 0) & p_in(i);
      end loop;
   end if;
end;

(是的，有更简单的方法可以写这个!)值得注意的是，循环不需要更长的时间来运行:它只是生成更多的硬件(用软件术语来说，它是完全展开的)。每次迭代完全独立于其他迭代；如果不是，事情会变得更加复杂。

不必担心结构和行为之间的学术差异。

担心进程中信号分配调度和变量分配调度之间的差异(了解增量周期和延迟分配是什么 - 这是与软件的关键区别之一，并且出现是因为软件只有变量，而不是 VHDL 信号) 。这将解释为什么我在这里颠倒了管道(首先输出) - 因为我使用了一个变量。

担心为什么这么多人教愚蠢的 2 进程状态机，而 1 进程 SM 更简单、更安全。

查找并了解 Mike Treseler 关于单进程模型的页面(我希望它们仍然在线)