verilog - Verilog 中是否有 "? 1 : 0"的原因？

Question

Hennessy 和 Patterson 的

计算机组织与设计(第 5 版)在图 B.5.15(第 B-37 页)中包含了此 Verilog 代码:

ALUOut <= A < B ? 1:0;

有什么理由不写这个更简单的语句:

ALUOut <= A < B;

一般来说，是否有理由在 Verilog 中编写“？ 1 : 0”？

Answer 1

唯一能够回答为什么他们选择一种方式或另一种方式的人是作者。许多人更喜欢写 if (expr != 0) 而不是 if (expr)。也许他们来自 VHDL 并且想要更明确。

我能想到为什么要写表达式的唯一原因？当表达式计算结果为 'z 并且您希望将其转换为 'x 时，可能需要 1: 0。