processor - 6502 中的输出寄存器数据路径如何工作？

Question

我目前正在 LogiSim 中开发 6502 的一个子集，在当前阶段我正在确定要实现哪些部分以及可以删除哪些部分。我的主要资源之一是Hanson's Block Diagram .

我目前正在尝试确定输出寄存器及其数据路径的工作原理。在此图中，在我看来，数据输出寄存器通过输入数据锁存器返回到总线，但也返回到指令寄存器。

这让我很困惑，因为通常图右侧的地址线会被发送回程序存储器(未显示)，而不是如图所示返回总线。

这个数据路径到底是如何工作的？作为后续，是否可以简化该区域，仅获取输出并将其发送到显示器，而不是如图所示返回到处理器？

Answer 1

This confuses me because usually the Address lines to the right of the diagram are sent back into the program memory (not pictured) and not back onto the bus as pictured.

地址总线的工作方式与数据总线不同。地址总线总是输出，但数据总线可以是输入或输出。我们说数据总线是三态的；它要么读，要么写，或者两者都不做。每个引脚 d0 到 d7 都有一个简单的电路，涉及几个控制它的晶体管。对于 6502，每个周期 CPU 要么读取数据，要么写入数据。换句话说，从6502的角度来看，每个周期要么是读周期，要么是写周期。

I am currently trying to determine how exactly the output register and its data path works.

看一下:输入数据锁存器和预解码寄存器都加载了每个 φ2。但输出数据寄存器加载有每个 φ1。 φ1和φ2是CPU时钟的两个相位。这种安排留出了足够的时间，例如将值从输入数据锁存器传递到 ALU，然后传递到输出数据寄存器。

数据输出寄存器的输出进入数据总线三态缓冲器。正如您所看到的，它由 R/W 和 φ2 控制。如果这是一个读周期，则不会发生任何事情。因此，如果这是一个写周期，则意味着数据输出寄存器中的值(加载了先前的 φ1)将被放入数据总线上。它还将被加载到预解码寄存器和输入数据锁存器中。

In this diagram, it looks to me like the data output register goes back onto the bus through the Input Data Latch, but also back into the instruction register.

绝对是的。 CPU 输出的任何内容也可以加载到输入数据锁存器和预解码寄存器中。但这并不重要，因为指令总是以读取周期开始，即操作码获取，因此输入数据锁存器和预解码寄存器将被正确的值覆盖。