verilog - 港口申报无方向错误

Question

在我的行为模型中，我不断在文件中收到此错误。我在 Verilog 中这样做正确吗？我得到:

Port declarations without direction are only supported in System Verilog. You must compile with the -sverilog flag to enable support for this feature.

module NSG_function
(
        input x, [1:0] q, // current_state,
        output [1:0] d // next_state
);

assign d[1] = ~x&q[0]&q[1] | x&~q[0]&q[1] | x&q[0]&~q[1];
assign d[0] = ~x | ~q[0]&q[1];

endmodule

Answer 1

您的问题出在输入q。
尽管您将其与input x,放在同一行，但由于您将 q 声明为数组，因此它需要自己的输入声明。

module NSG_function
(
        input x, 
        input [1:0] q, // current_state
        output [1:0] d // next_state
);

assign d[1] = ~x&q[0]&q[1] | x&~q[0]&q[1] | x&q[0]&~q[1];
assign d[0] = ~x | ~q[0]&q[1];

endmodule