vhdl - 为什么我不能增加这个 `std_logic_vector`

Question

这是怎么回事？为什么我会收到“运算符参数类型不匹配”的消息，我该如何修复它？

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-- 32-bit counter with enable and async reset
--
architecture synthesis1 of counter_32bit is    
signal nextvalue : std_logic_vector ( 31 downto 0 );    
begin

  --
  -- combo
  --
  nextvalue <= value + 1; -- here

  --
  -- sequential
  --
  ff:process( clk, rst )
  begin

    if( rst = '1' ) then
      value <= 0; -- and here...
    elsif( clk'event and ( clk ='1' ) ) then
      if( ena = '1' ) then
         value <= nextvalue;
      end if;
    end if;

  end process ff;    

end synthesis1;

谢谢

Answer 1

您不能直接递增 std_logic，您需要使用 numeric_std 包将其转换为 unsigned 并将结果返回到 std_logic_vector。

use ieee.numeric_std.all
...
nextvalue <= std_logic_vector( unsigned(value) + 1 );

参见How Do Perform STD_LOGIC_VECTOR Addition Using IEEE.NUMERIC_STD例如。