vhdl - SystemVerilog 相当于 VHDL 记录端口

Question

我的 VHDL 实体有这两个单向记录端口:

user2regs     : in user2regs_t;
regs2user     : out regs2user_t

在包中定义如下:

type user2regs_t is record
    status_value : std_logic_vector(31 downto 0);
end record;

type regs2user_t is record
    control_led : std_logic_vector(3 downto 0);
end record;

如何在可综合的 SystemVerilog 模块中实现相同的端口/接口(interface)？

Answer 1

这些是 SystemVerilog 中的结构。

typedef struct {
   logic [31:0] status_value;
   } user2regs_t

typedef struct {
   logic [3:0] control_led;
} regs2user_t;

module mod ( input user2regs_t user2regs,
             output regs2user_t regs2user);