hardware - verilog中的组合硬件乘法

Question

假设我有一个像这样的乘数代码，

      module multiply(
        output [63:0] result,
        input [31:0] a,
        input [31:0] b
      );

        assign result = a * b;

      endmodule

这会产生很多门。

应该使用什么更好的方法来实现组合乘法器？

Answer 1

硬件倍增器很大，你只需要忍受它!

当输入位宽变大时，乘法器也会变大。因此，如果您的操作数之一不需要完整的 32 位，则将此大小减小到最小值将减小最终硬件的大小。

如果您乘以固定数字，我认为编译器也可以进行一些优化来限制硬件的大小。或者您可以对固定数字使用不同的编码方案，例如 CSD这将减少乘法器中加法器的数量，进一步缩小其面积。

如果您需要大量乘法器并且拥有快速时钟，也许您可​​以重复使用单个硬件乘法器来进行许多计算。这意味着编写一些控制/流水线逻辑来安排您的乘法，并且您可能需要一些内存，但它可以节省您的总体空间。在这种情况下，您将设计一个迷你 DSP 数据路径。