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最佳答案
有一个“标准”，IEEE 1364.1但正如马丁指出的，每个工具都支持它想要的任何东西。我推荐Xilinx XST User Guide如果您需要免费资源。
此外，结构 verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的构造是可综合的构造的一小部分。
关于verilog - 我如何知道我的代码是否可综合？ [Verilog]，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/7565095/
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我是一名优秀的程序员,十分优秀！