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verilog - 如何在Chisel3中进行门级仿真？

转载作者：行者123 更新时间：2023-12-02 18:10:28

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我在 Chisel3 中编写了硬件设计，并在 Chisel3 中编写了一个测试平台来测试该设计。

然后，我用Design Compiler综合了Chisel生成的Verilog代码。我想验证 RTL 和门级的行为是否匹配。如何对合成的 Verilog 网表和原始 Chisel 测试平台进行联合仿真？

有没有一种简单的方法可以模拟生成的 Verilog 网表而无需重写 Verilog 测试平台？

最佳答案

不幸的是，Chisel 测试仪没有提供一个好的方法来做到这一点。我将在下次 Chisel 开发者 session 上提出这个问题，但我也会建议 filing a feature request因为这显然是一个非常重要的缺失功能。

关于verilog - 如何在Chisel3中进行门级仿真？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/50156677/

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