mips - 流水线处理器中的缓存实现

Question

我最近开始使用 verilog 进行编码。我已经完成了我的第一个项目，使用 5 级流水线制作 MIPS 32 处理器原型(prototype)。现在我的下一个任务是在指令集内存上实现单级缓存层次结构。

我已经成功实现了2路组关联缓存。之前我已将指令集内存声明为寄存器数组，因此每当我需要访问 IF 阶段的下一条指令时，数据(指令)就会立即分配给寄存器以进行进一步解码(因为阻塞/非阻塞分配是即时的)任何内存位置)。

但现在由于我在其上添加了单级缓存，因此缓存 FSM 需要更多的周期才能工作(例如数据搜索和缓存未命中时的替换策略)。最大限度。当缓存未命中时，延迟约为5个周期。

由于我的流水线阶段仅在一个周期内进入下一个阶段，因此每当出现缓存未命中时，缓存都无法在流水线阶段移动到下一个阶段之前传递指令。所以期望的输出总是错误的。

为了解决这个问题，与处理器流水线时钟相比，我将缓存时钟增加了 5 倍。这确实可以完成工作，因为缓存时钟要快得多，因此无需担心处理器时钟。

但是这个解决方法合法吗？我的意思是我还没有听说过处理器系统中有多个时钟。现实世界中的处理器如何克服这个问题。

是的，ofc，还有另一种在管道中使用停顿周期的方法，直到数据在缓存中可用(命中)。但只是想知道通过增加时钟来使内存系统更快是否合理？

附注我是计算机体系结构和 verilog 的新手。我对VLSI不太了解。这是我的第一个问题，因为无论出现什么问题，我都可以在网页中轻松找到它，但我找不到有关此问题的更多详细信息，所以我在这里。

我还问了我的教授，她回答我要在这个主题上进行更多研究，因为我的同事/前辈都没有在流水线处理器上做太多工作。

Answer 1

But is this workaround legit??

不，不是:P 您不仅增加了缓存时钟，而且显然还增加了内存时钟。如果您可以将缓存运行速度提高 5 倍，同时仍然受到时序限制，则意味着如果您的目标是获得最大性能，则整个 CPU 的时钟速度应该提高 5 倍。

一个classic 5-stage RISC管道assumes and is designed around缓存命中(以及同时数据和指令缓存访问)的单周期延迟，但因缓存未命中而停滞。 (数据加载/存储地址计算发生在 EX 中，缓存访问发生在 MEM 中，这就是该阶段存在的原因)

停顿在逻辑上等同于插入 NOP，因此您可以在缓存未命中时执行此操作。程序计数器不需要增加，但否则它应该是一个相当局部的变化。

如果您有硬件性能计数器，您可能希望区分真实指令与假停顿 NOP，以便可以计算执行的真实指令。

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您需要为其他阶段实现管道互锁，这些阶段会停止等待其输入准备好，例如缓存未命中加载，然后是使用结果的 add。

MIPS 我有加载延迟槽(您不能在以下指令中使用加载结果，因为 MEM 阶段在 EX 之后)。因此，ISA 规则隐藏了缓存命中的 1 个周期延迟，而不需要硬件检测依赖性并停止它。

但是仍然必须检测缓存未命中。无论是否存在依赖性，它都可能使整个管道陷入停滞。 (同样，就像在保留传入指令的同时为管道的其余部分插入 NOP。只不过这不是第一阶段，因此它必须向前一阶段发出信号表明它正在停止。)

MIPS 的更高版本删除了加载延迟槽，以避免当编译器无法填充该槽时使用 NOP 导致代码膨胀。然后，简单的硬件必须检测依赖性并在需要时停止，但更智能的硬件可能无论如何都会跟踪负载，这样它们就可以在未命中的情况下命中等等。在指令实际尝试读取尚未准备好的加载结果之前，不会停止管道。

MIPS = "Microprocessor without Interlocked Pipeline Stages" (即没有数据危险检测)。但它仍然必须因缓存未命中而停止。
缩写词的另一种扩展(仍然适合 MIPS II，其中加载延迟槽被删除，需要硬件互锁来检测数据危险)将是“最小互锁管道阶段”，但显然是我在脑海中编造的，谢谢@PaulClayton为了捕捉到它。