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verilog - 左轴或右轴指定的时间延迟有什么区别？

转载作者：行者123 更新时间：2023-12-02 17:52:47

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a = #5 b;
#5 a = b;

以上两种说法有什么区别吗？

最佳答案

RHS 上的# 称为内部分配延迟。阅读 IEEE Std (1800-2009) 第 9.4.5 节“内部分配时序控制”中的区别。

An intra-assignment delay or event control shall delay the assignment of the new value to the left-hand side, but the right-hand expression shall be evaluated before the delay, instead of after the delay.

使用这两个语句运行模拟，看看您观察到什么差异(如果有)。使用$monitor和$time。

关于verilog - 左轴或右轴指定的时间延迟有什么区别？，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/6002851/

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