数组乘法的 Verilog For 循环

Question

这似乎是一个相当愚蠢的问题，但从软件到 HDL 的过渡有时最初会令人沮丧!

我的问题:我有一个数组乘法，我正试图在 Verilog 中完成。这是两个数组(逐点)的乘法，每个数组的长度为 200。以下代码在测试台中运行良好:

for (k=0; k<200; k=k+1)
    result <= result + A[k] * B[k]; 

但它甚至无法在 Verilog 模块中正常工作。我认为原因是因为该操作应该在许多时钟周期内进行。由于如果我手动执行它涉及写出 200 次乘法和 199 次加法 (!)，我想知道是否有使 for 循环工作(并且可合成)的技巧？

谢谢，

费萨尔。

Answer 1

你不想在那里使用 for 循环，你想使用时钟逻辑 block 。 For 循环仅用于描述不对自身进行反馈的并行结构，它们很少有用，而且不适用于您在软件程序中使用它们的同类事物。

要完成您想要实现的目标，您应该有一个像这样的 block :

always @(posedge clk or posedge reset)
    if (reset) begin
        result <= 0;
        k <= 0;
        result_done <= 0;
    end else begin
        result      <= result_done ? result : (result + A[k] * B[k]);
        k           <= result_done ?      k : k + 1;
        result_done <= result_done ?      1 : (k == 200); 
    end
end

这会在复位时将结果归零，将 A[k] * B[k] 添加到 200 个时钟的总和中，然后在 k == 200 时停止计数并断言“完成”信号。