verilog - "plain"开始结束 block 有什么意义？

Question

我正在阅读一些第三方 Verilog，发现了这个:

function [31:0] factorial;
    input [3:0] operand;
    reg [3:0] index;

    begin
        factorial = operand ? 1 : 0;
        for(index = 2; index <= operand; index = index + 1)
        factorial = index * factorial;
    end
endfunction

这里的begin和end关键字似乎是多余的。他们是吗？它们有什么用？

Answer 1

我不知道一般情况，但在这个特定情况下:

If a function contains more than one statement, the statements must beenclosed in a begin-end or fork-join block.

来源:Verilog Golden Reference Guide