arrays - 在 verilog 中连接输入

Question

在我的模块中，我采用两个 8 位输入。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS)

现在我想创建一个容器来保留两个输入，我的意思是我想将它们合并为一个。我想做这样的事情:

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container

但我不知道它应该是一个 reg 类型还是 wire 还是其他什么，因为我需要用那个 JOIN 进行其他操作

任何帮助、意见或建议将不胜感激!!!

Answer 1

可以是reg也可以是wire，赋值略有不同但结果是一样的:

wire [15:0] join;
assign join = {AS_1, AS_2}; //concatenation operator

或:

reg [15:0] join;
always @* begin
    join = {AS_1, AS_2};
end

无论哪种情况，您都可以使用完全相同的 join 值。