verilog - 系统verilog结构如何在硬件中实现？成员是否被声明为电线？

Question

我见过很多将数据包表示为打包结构的系统 verilog 程序示例。此数据是否像数据包一样串行传输？系统verilog结构如何在硬件中实现？

Answer 1

SystemVerilog 中的压缩结构只是为您提供了一种按名称而不是按位位置访问信号字段的替代方法。例如

typedef struct packed {
     logic [2:0] field1; // 3-bits
     logic [4:0] field2; // 5-bits
} signal_t; // 8-bits

您现在可以使用该类型声明连线或变量

wire signal_t sigA;
var signal_t sigB;

(除端口声明外，var 关键字在大多数地方都是隐含的)

您现在可以通过 sigA[7:5] 或 sigA.field1 访问 field1。

正如 nguthrie 指出的那样，解包结构提供了变量的分层分组，但它们也提供了比 Verilog 更强大的类型。看我的application note对此。