system-verilog - UVM- 在顶部 block 和宏中运行 test()

Question

我正在阅读以下指南: https://colorlesscube.com/uvm-guide-for-beginners/chapter-3-top-block/

代码 3.2 第 24 行- run_test();我意识到它应该执行测试，但它如何知道哪个测试，以及如何以及为什么我应该将它写在顶部 block 中。

在代码 4.1 的第 11-14 行(https://colorlesscube.com/uvm-guide-for-beginners/chapter-4-transactions-sequences-and-sequencers/):

`uvm_object_utils_begin(simpleadder_transaction)
`uvm_field_int(ina, UVM_ALL_ON)
`uvm_field_int(inb, UVM_ALL_ON)
`uvm_field_int(out, UVM_ALL_ON)
`uvm_object_utils_end

为什么要加“uvm_field_int”，不加会怎样，什么是“UVM_ALL_ON”？

Answer 1

run_test 是一个辅助全局函数，它调用uvm_root 类的run_test 函数来运行测试用例。您可以通过两种方式将测试名称传递给函数。第一种是通过函数参数，第二种是通过命令行参数。命令行参数优先于通过函数参数传递的测试名称。

  +UVM_TESTNAME=YOUR_TEST_NAME

  run_test("YOUR_TEST_NAME");

uvm_root 中的 run_test 函数使用工厂机制创建 umm_test 类的适当实例，因此测试用例必须使用宏 `uvm_component_utils 向工厂注册自己，以便工厂机制 (create_component_by_name) 发挥作用。

class YOUR_TEST_NAME extends umm_test ; 
 // register the class with the factory 
 // so that run_test can find this class when the 
 // string test_name is passed to it.
 `uvm_component_utils(YOUR_TEST_NAME)
.....
endclass

然后 run_test 函数启动 uvm_phases (..,build_phase,connect_phase,...) 开始模拟的 uvm 部分。在 run_phase 开始之前不应消耗任何时间滴答，因此在初始 block 本身中调用 run_test 用例是必不可少的。我们还希望 uvm 和测试台在 RTL 准备就绪后立即准备好驱动和接收数据，为此我们必须尽早启动 run_test。这样做的任何延迟都会产生错误。

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`uvm_field_int/uvm_field_object/.. 被称为场自动化宏。它们在类定义中不是强制性的，而是作为辅助宏提供的，以简化 uvm_object 的许多常见/例行函数的使用。 uvm_object 中这些函数的示例是 - 复制、比较、打包、解包、打印等，这些宏生成代码以自动使用这些函数。

如果您不使用 uvm_object 通用函数，从类定义中遗漏这些宏将不会产生任何错误。如果您实现自己的通用操作版本，您也可以从类中省略这些宏。

UVM_ALL_ON - 为特定字段启用所有功能，如比较/复制/...。

示例链接 - http://www.testbench.in/UT_04_UVM_TRANSACTION.html

例如 uvm_object 有一个比较函数，它比较同一类的两个实例，如果类中的所有变量都相等则返回 true。

    virtual function bit do_compare( uvm_object rhs, uvm_comparer comparer );

       .....
      // return 1 if all the variables match
      return ( super.do_compare( rhs, comparer )  &&
               this.var_1    == rhs.var_1           &&
               this.var_2    == rhs.var_2          &&
               ......
               this.var_n      == rhs.var_n );
   endfunction: do_compare




          // use in main code 
           if ( new_class.compare(old_classs) ) 
           ...

           //instead of 
           if ( new_class.var1 == old_class.var1 && new_class.var2 == old_class.var2 && ... new_class.varn == old_class.varn ) 
        ...

必须为每个类编写上述比较，并为添加到该类的每个新变量更新和维护。随着新变量的添加，这可能会变得容易出错。 uvm_object 提供的所有标准函数都必须遵循类似的过程。

现场自动化宏生成函数来自动处理所有这些功能。因此，使用宏为类执行 do_print 将打印出所有字段，而无需明确为其编写任何代码。

// compare/print/.. functions for class simpleadder_transaction are provided by using `uvm_field_int  macro.
`uvm_object_utils_begin(simpleadder_transaction)
`uvm_field_int(ina, UVM_ALL_ON)
`uvm_object_utils_end

但请注意，不鼓励使用这些宏，因为它们会向类中添加大量代码。。类可能不需要这些函数中的大多数，但它们会默认生成。