caching - RISC-V Rocket 缓存一致性

Question

对于 RISC-V Rocket 处理器，缓存采用什么样的写入策略(例如回写 + 分配、直写 + 不分配)？ RISC-V 中的 L1 缓存如何与 L2 缓存保持一致？

Answer 1

RISC-V是一种ISA(指令集架构)，而不是处理器。因此，ISA 对于缓存回写策略或一致性设计没有什么可说的。这些决定由各个处理器设计团队决定。事实上，它们甚至不需要缓存。

RISC-V关于内存唯一要说的就是“内存一致性模型”。 RISC-V 使用相当宽松的一致性模型，因此两个 RISC-V 线程可以看到两个不同的内存操作序列/交错(与所有线程看到相同交错的“顺序一致性”相反)。

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编辑(现在问题澄清了，它只是询问 Berkeley Rocket 处理器):

截至2015年9月9日，Rocket的L1缓存是回写+分配的。 L1 通过监听请求保持一致。每个 Rocket 核心都位于包含 L1 的“Rocket Tile”上。

可选的 L2 位于火箭图 block 之外。火箭 block 仲裁对单个 L2 的访问。 L2 包含所有 L1 数据。然而，L2 可能保存着过时的数据，但如果某个核心请求该数据，L2 将知道哪个 L1 保存着数据的当前副本，并会根据需要发送释放请求。